破除误解
第一个误解，是以为"3 纳米""2 纳米"说的是晶体管上某个零件的真实尺寸。在 1990 年代后期以前，节点数字确实大致对应晶体管栅极的长度；但此后两者彻底脱钩——今天的"2 纳米"芯片上没有任何一个关键尺寸是 2 纳米。节点名已经变成一个纯粹的世代标签，类似汽车的年款：它告诉你这一代比上一代密度更高、能效更好，但不再是卷尺上的读数。把这个标签当成物理测量值，是理解芯片产业时最常见的起点错误。
第二个误解，是以为芯片的竞争力在"设计"，制造只是把图纸做出来。恰恰相反：制造本身就是最深的护城河。一张电路图纸谁都能看懂，但把百亿个晶体管以接近零缺陷的良率印在硅片上，需要上千种专用设备、材料与工艺知识的协同，这不是砸钱就能买来的——它由几十年的工艺积累构成。
第三个误解，是以为 EUV 光刻机是"一台神奇的机器"，买到就能造先进芯片。一台 EUV 只是数百道工序中的一环；没有配套的薄膜沉积、刻蚀、量测、洁净环境与工艺整合能力，它只是一台昂贵的摆设。本篇为原理性通识解释：芯片制造涉及大量高危化学品与特种气体，任何相关作业须由持照专业人员按当地法规与安全规程执行。
历史脉络：从晶体管到"把城市缩进指甲盖"
1947 年，贝尔实验室的巴丁、布拉顿与肖克利造出第一只点接触晶体管，取代了笨重脆弱的真空管。1958 至 1959 年，德州仪器的基尔比与仙童半导体的诺伊斯先后提出集成电路的构想：不再一个个焊接元件，而是把整个电路做在同一块半导体材料上。1965 年 4 月，仙童的研发主管戈登·摩尔在《电子学》杂志上发表了那篇著名文章，观察到集成电路上的元件数量大约每年翻一番，并预言这个趋势至少再持续十年；1975 年他把预言修正为"每两年翻一番"。这个后来被卡弗·米德命名为"摩尔定律"的经验观察，此后半个世纪被整个产业当作自我实现的路线图。
把图形"印"到硅片上的光刻技术，沿着波长一路缩短：从汞灯的 g 线（436 纳米）、i 线（365 纳米），到准分子激光的 KrF（248 纳米）与 ArF（193 纳米）。193 纳米似乎是一道物理尽头——直到 2002 年，台积电的林本坚提出浸没式光刻：在镜头与硅片之间充一层水，利用水对光的折射把等效数值孔径推高，让 193 纳米的光刻出远小于波长的图形。浸没式光刻支撑了此后十余年的工艺演进。
真正的跨越来自极紫外光（EUV）：波长 13.5 纳米，比 ArF 短了近十五倍。这条路走了三十多年——1997 年英特尔等公司与美国三大国家实验室结成 EUV LLC 联合体攻关光源，光源方案最终定为用高能二氧化碳激光每秒约五万次击打熔融锡滴，激发锡等离子体辐射 EUV；光路只能在真空中用钼硅多层膜反射镜传输，因为 13.5 纳米的光几乎被一切材料吸收，包括空气和透镜，每面镜子的反射率只有七成上下，十余次反射后能量所剩无几。荷兰 ASML 是全球唯一的 EUV 供应商，其机器重约 180 吨、零部件数以十万计，由全球数百家顶级供应商的子系统集成。2019 年前后 EUV 进入量产；2023 年 12 月，ASML 向英特尔交付首台数值孔径 0.55 的 High-NA EUV（EXE:5000），单台价格约 3.5 亿美元起，台积电与三星随后于 2024 至 2025 年陆续引入。截至 2026 年年中，台积电的 2 纳米级（N2）制程已于 2025 年下半年量产，首次采用环绕栅极（GAA）纳米片晶体管；其后续 A16 节点计划 2026 年下半年量产，引入背面供电网络。
核心机制：一场在洁净室里进行的千步接力
一颗芯片的诞生，是在直径 300 毫米的硅晶圆上重复数百次"沉积—光刻—刻蚀—注入"循环：先长出一层薄膜，用光刻把掩模上的图形转移到光刻胶上，再刻蚀掉未被保护的部分，或注入离子改变局部电性。全部工序走完要两三个月，任何一步的污染或偏差都会累积成良率损失。
光刻是其中最贵也最受瞩目的一步。决定它能印多细的是瑞利判据：
其中 $CD$ 是最小可分辨尺寸， 是光源波长，$NA$ 是光学系统的数值孔径， 是工艺因子。四十年的光刻史就是压缩这个分数的历史：缩短波长（从 436 纳米到 13.5 纳米）、增大数值孔径（浸没式与高 NA）、以及用光学邻近效应修正、多重曝光等手段压低 ——当单次曝光不够细时，就把图形拆成两四次分别曝光套刻，用工序换精度。
洁净室是这场接力的场地。先进晶圆厂的关键区域要求 ISO 1 至 3 级洁净度：ISO 1 级意味着每立方米空气中直径不小于 0.1 微米的颗粒不超过 10 个——作为对比，普通办公室大致相当于 ISO 9 级，颗粒数高出一亿倍量级。一颗落在光刻胶上的微尘就是一处致命缺陷，因此空气要经多级 HEPA/ULPA 过滤并以每小时数十到上百次的频率循环，温度控制在约 22 摄氏度、波动不超过半度。
当微缩越来越难，产业开始"换个方向盖楼"。一方面是晶体管结构的立体化：从平面到鳍式（FinFET），再到 2 纳米世代的环绕栅极纳米片，栅极从三面包围沟道变为四面包围，漏电控制越来越好。另一方面是先进封装：既然单颗芯片做不大（光刻机的曝光视场有限、良率随面积指数恶化），就把多个"小芯片"（chiplet）分别制造再高密度互连。台积电的 CoWoS 技术把计算芯片与高带宽存储并排集成在硅中介层上，成为 AI 加速卡的标准形态——2020 年代中期 AI 芯片需求的爆发，让先进封装产能一度成为比光刻更紧的瓶颈。
争议与边界
第一层争议是经济性：摩尔定律早已不是物理问题而是财务问题。一座先进晶圆厂的投资已达 150 至 200 亿美元，High-NA EUV 单台约 3.5 亿至 4 亿美元，能负担最先进节点的玩家从二十多家收缩到三家（台积电、三星、英特尔）。当制程进步的边际收益下降，"继续缩"与"转向封装和架构创新"之间的争论不会停止。第二层是地理集中：最先进的逻辑产能高度集中于台湾与韩国，EUV 供应集中于荷兰一家，关键材料（如高纯度化学品、光刻胶）集中于日本——这条链上任何一段中断都没有快速替代方案，由此引发的出口管制与"本土化建厂"竞赛，正在把芯片从技术产业变成地缘政治资产。第三层是资源约束：先进晶圆厂是吞水吞电的巨兽，在干旱与电网紧张地区建厂，把制造雄心与环境和社区承受力的矛盾推到了台前。
为什么今天仍然重要
芯片制造是少数几个"产能即国力"的领域：AI 模型的训练与推理、汽车的电控系统、电网与通信设备，全都建立在少数几座工厂、少数几台机器的产出之上。理解光刻的物理极限、洁净室的工程纪律、节点命名的营销化，才能看懂围绕芯片的产业政策——为什么各国愿意补贴数百亿美元建厂，为什么 2 纳米量产是值得记录在案的事件，为什么"小芯片"可能是后摩尔时代最重要的结构性创新。这颗指甲盖大小的硅片，是二十世纪物理学留给二十一世纪经济学的遗产。
跨域连接
- 半导体物理：制造工艺的每一步都在兑现半导体物理的预言——掺杂改变载流子浓度、栅氧厚度决定隧穿漏电、短沟道效应逼迫晶体管从平面走向立体。读懂 PN 结与能带，才能理解为什么刻蚀深度的纳米级偏差会决定一颗芯片的成败。
- 半导体材料：从硅单晶的提拉生长到高 k 介质与金属栅的引入，材料化学为制造提供原料边界。浸没式光刻用的超纯水、EUV 用的锡滴与多层膜反射镜，本质上都是材料问题；芯片制造的进步史有一半写在材料学的账上。
- 几何光学与透镜：瑞利判据把光刻精度写成波长与数值孔径的分数，这是波动光学在工业中最昂贵的应用。EUV 时代"透镜"被迫让位给反射镜，因为 13.5 纳米的光会被一切透镜材料吸收——光学教科书里的吸收与折射定律，直接决定了价值数亿美元的机器长什么样。
- 矿产资源与关键金属：芯片制造消耗的不只是硅，还有光刻激光器里的氖、刻蚀用的特种气体与靶材里的稀有金属。这些"伴生资源"的供应高度集中，让一条化学提纯线的停产就能扰动全球产能——关键矿产的地缘分布，是芯片厂选址表上看不见的那一行。
- 计算材料设计：当工艺窗口收窄到原子尺度，试错成本高到不可接受，计算模拟开始反向参与工艺开发：用第一性原理筛选栅极材料、用仿真预测刻蚀轮廓。制造与计算的双向奔赴，正在把"经验工艺"改写为"可计算的工程"。
参考文献
- Miller, Chris. Chip War: The Fight for the World's Most Critical Technology. Scribner, 2022.
- Moore, Gordon E. "Cramming More Components onto Integrated Circuits." Electronics 38, no. 8 (1965): 114-117.
- Van Zant, Peter. Microchip Fabrication: A Practical Guide to Semiconductor Processing. McGraw-Hill（多版）.
- Hijink, Marc. Focus: The ASML Way. 2024.
延伸阅读
- Mack, Chris A. Fundamental Principles of Optical Lithography: The Science of Microfabrication. Wiley, 2007.
- Lin, Burn J. Micro Lithography: Science and Technology. CRC Press（多版）.
- 克里斯·米勒：《芯片战争：世界最关键技术的争夺战》（中译本），浙江人民出版社，2023。
- Sze, S. M. & M. K. Lee. Semiconductor Devices: Physics and Technology. Wiley（多版）.